在FPGA开发中尽量避免全局复位的使用？（3） - FPGA/ASIC技术 -

全局复位对时序的要求真的很关键吗？

好消息是，在绝大多数设计中（白皮书说是超过99.99%？应该是老外写文档的习惯吧），复位信号的时序是无关紧要的——通常情况下，大部分电路都能够正常工作。然而，只要你曾经遇到过复位信号不正常导致电路无法正确工作的情况，那么可以说你“幸运”地遇到了那0.01%的复位信号异常的情况。图4给出了一个流水线复位的情况。

在流水线中，假如数据都是完全顺序处理的（即不存在反馈、环路等情况），则主复位信号是何时产生的是完全无关紧要的。经过几个周期的流水线操作，任何不正常的数据状态都将被从系统中“冲出”流水线，这是很容易理解的。事实上，在正常的流水线操作中，我们也很少会用到复位操作的，因为这是完全没有必要的。即使是在仿真环境中，我们也往往会在测试程序中对初始状态进行配置，从而将所有的未知状态从系统中清除出去，使得系统中的所有输入都变为有效的数据。
然而，在图5所示的独热码状态机的情况下，复位信号的时序却的的确确成为了系统正常工作的关键因素之一。