创建ZYNQ处理器设计和Logic Analyzer的使用 - FPGA/ASIC技术 -

我们的目的是创建一个Zynq Soc处理器设计，并用Logic Analyzer来调试我们感兴趣的信号。

首先，打开Vivado，创建一个工程。

 

添加这几个IP核，

点击Run ConnecTIon AutomaTIon，让软件自动帮我们连起来。在打开的对话框中选择ALL AutomaTIon，

ok，软件自动连接起来，

如果要观察感兴趣的信号，这里先右键--Generate Output Products，Create HDL Wrapper，编译，执行完成后，选择感兴趣的信号，右键-Mark，

 

那么Block框图中会有变化，如图，两只虫，

执行Set Up Debug，刚才标记的信号就会出现，

 

next，进行设置采样深度，

 

接着执行Implement Design 和 Generate Bitstream。完成后导出到SDK，

 

未完待续。。。

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