VGA的驱动显示以及逻辑分析仪的使用 - FPGA/ASIC技术 -

Zedboard的接口框图如下：

挂在PL侧的模块有HDMI、VGA、OLED等，下面将详细介绍在Zedboard上驱动VGA的过程，开发环境为Vivado 2016.2。Zedboard是通过权电阻网络来搭建的DAC电路，

关于VGA的驱动原理，请看下面的时序图：

程序中就是通过计数器来模拟产生行、场同步信号。这里主要介绍下Vivado的开发流程。Vivado下新建工程，选择开发板Zedboard，如图：

将修改好的工程代码都加进来，这里通过clock Wizard重新生成所需要的时钟，方法和quartus大同小异，移植好的工程如图:

然后执行Run Synthesis、Run ImplementaTIon和Generate Bitstream就可以生成.Bit文件下载到FPGA里了。这里我又想用下在线逻辑分析仪的功能，那么首先需要在代码里对需要查看波形的信号前加(* mark_debug="ture" *)，就算该信号在工程中没有连接，也不会别编译器优化掉。如图：

我们将要在逻辑分析仪中观察VGA的红、绿、蓝信号。选择Set Up Debug，将感兴趣的信号加进来。

注意时钟域别弄错了，设置好后，我们发现RTL视图里多了调试模块

然后在Hardware Manager中执行 Open Target，连接上目标开发板后，Program device，下载完后，逻辑分析仪窗口就会自动出来。

最后的显示效果如下：

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