I/O接口标准解析系列教程(2)：CML、PECL、LVECL和LVDS - FPGA/AS

2．差分信号接口标准

CML（Current-mode llogic）它并没有一个标准，是基于简单的差分放大器，如图2所示。通常取R1=R2=50欧姆，|VOUT+ - VOUT-| = R1 * i1 = 50*i1，不同的厂家i1值不一样，所以，电压摆幅不同的厂家也不一样。不同厂家电阻也不一样，不可能是高性能高速器件，另一个因素是共模电压，这对直流耦合是非常重要的，用户必须保证发送器和接收器共模电压相匹配，如果是AC耦合，则共模电压不是问题。

 

PECL（posiTIve-emitter coupled logic）和LVPECL（low-voltagePECL），基本结构如图3所示。输入缓冲与CML一样，输出增加了一个共源放大器。输出是开源级。用户需要在外部增加对地电阻形成输出信号。与CML一样，PECL和LVPECL没有一个标准，不同的厂家输出电压摆幅都不一样，输出电压摆幅不仅取决于外部电阻，还与共源放大器的门级电压有关系。与CML类似，PECL和LVPECL需要用户考虑共模电压、电压摆幅、互换性等。与CML相比，由于多了个共源放大器，所以，具有比CML低的输出阻抗，所以可以驱动更重的负载，使用外部电阻或许是个优点，使得用户可以控制输出摆幅、功耗、终端匹配等。

 

LVDS（low-voltage differenTIal signaling），电路基本结构如图4所示。LVDS是有标准的（TIA/EAI-644）。在VOUT+和VOUT-之间的负载电阻一般为100欧姆。一般使用DC耦合。

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