静态时序分析基础与应用连载（3） - FPGA/ASIC技术 -
来源： 网络用户发布，如有版权联系网管删除 2018-08-11
8. 假设前级Flip-Flop的讯号由1变0，计算第2条Path终点的AT。
图二十九
9.计算第2条Path终点的RT
图三十
10. 假设前级Flip-Flop的讯号由0变1，计算第2条Path终点的Slack。Slack为负，因此TIming不满足。
图三十一
11. 假设前级Flip-Flop的讯号由1变0，计算第2条Path终点的Slack。Slack为负，因此TIming不满足。
综合10和11，第2条Path的TIming不满足，其Slack为-3。
图三十二
12. 假设前级Flip-Flop的讯号由0变1，计算第3条Path终点的AT。
图三十三
13. 假设前级Flip-Flop的讯号由1变0，计算第3条Path终点的AT。
图三十四
14. 计算第3条Path终点的RT
图三十五
15.假设前级Flip-Flop的讯号由0变1，计算第3条Path终点的Slack。Slack为负，因此TIming不满足。
图三十六
16. 假设前级Flip-Flop的讯号由1变0，计算第3条Path终点的Slack。Slack为负，因此Timing不满足。
综合15和16，第3条Path Timing不符合规格，其Slack为-4。
图三十七
综合上述分析结果，此电路的时序不符合规格，其Critical Path是Path3，Slack为-4。
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