瑞萨 开发新型DSP核 -

本文引用地址: http://www.21ic.com/np/mcu/200606/13557.htm

  瑞萨科技公司（Renesas）宣布，已开发出一种高速、低功耗可合成DSP（数字信号处理器）核*1系统级芯片（SoC）器件。该DSP核采用了一种包括饱和预测器电路的新型饱和处理方法*2，以及可提高运行速度的分层结构布局技术。这些技术进展有助于实现比以前的瑞萨DSP设计快约20%的内核速度。

  用于新型特大指令字组（VLIW）*3型可合成DSP核的测试芯片已采用90nm CMOS工艺制造成功。该内核可在1.2V电源电压条件下实现1.047GHz的最高工作频率。在该速度条件下执行一次128点（tap）远红外（FIR）滤波器操作的功耗仅为0.10mW/MHz，内核的硅片面积非常小巧：约为0.5mm2。
 
  这种DSP核将嵌入在瑞萨的各种SoC器件中，以满足电子产品和系统的下一代多媒体处理应用需求。

  这种DSP核采用的实现更快运行速度的技术包括两个主要方面，如以下所述。

(1) 采用饱和预测器电路的新型饱和处理
  DSP可执行大量乘加环路操作。它们使用保护位来防止算术运算期间的溢出，并进行有效的数据处理。当DSP把一个保护位数据转换为非保护位数据时，就会发生溢出，该数据被转换为一个指定的最大值或最小值。饱和电路的作用是执行溢出检测的重要功能。瑞萨科技已开发出一种新型饱和电路。

  在一个传统的饱和电路中，在加法运算完成后，就需要执行饱和运算。如果没有发现饱和，饱和电路就会指示算术电路的末级输出由加法器产生的结果。如果发现了饱和，饱和电路就会同样指示末级输出最大值或最小值。由于这些运算必须按照顺序一个接一个地执行，所有它们也成了实现高速处理的障碍。

  相比之下，新开发的技术则是采用以下的运算方法：

  (a)  在数据输入到加法器的同时，检查电路利用前导零预测（LZA）*4来预测是否会发生饱和。
  (b)  预测与加法同时发生。基于预测结果，预测器电路指示算术电路的末级输出由加法器产生的结果，或者输出指定的最大值或最小值。

  事实上，平行运行的加法器和饱和预测器电路增加了处理速度。这种技术的速度可以比传统设计提高10.5%。

(2)  带有分层结构的优化运行速度的布局技术
  传统布局的功能模块周围有一种分层结构。这就是“关键路径”，当布线长度比较长时其速度就出现了问题。在开发新型DSP时，瑞萨科技分析了对速度至关重要的关键路径，然后创建了一个专门优化运行速度的分层结构。这种优化旨在缩短关键路径的布线长度。其主要特性如下：

  (a)  关键路径不是通过多个模块进行布线的。
  (b)  算术单元及其连接它的控制线等旁路电路都捆扎在一个模块中。

  仿真显示，这种优化的结构的速度可以比传统设计提高9.3%。

  该技术细节将在2006年6月15日于夏威夷火努鲁鲁举行的超大规模集成电路（VLSI）2006年专题研讨会上宣读的技术论文中予以披露。