建立时间和保持时间（setup time 和hold time）

建立时间和保持时间贯穿了整个时序分析过程。只要涉及到同步时序电路，那么必然有上升沿、下降沿采样，那么无法避免setup-time 和 hold-time这两个概念。

1. 什么是setup-time 和 hold-time
不论是在输入，输出或是寄存器-寄存器之间，只要设计到时钟上升沿/下降沿的采样，就会提到setup time 和 hold time。这两个指标说明器件本身不是理想的（时延等），正是这个不理想的特性，限制了工作时钟等。

Setup time is the minimum amount of time the data signal should be held steady before the clock event so that the data is reliably sampled by the clock. This applies to synchronous input signals to the flip-flop.

Hold time is the minimum amount of time the data signal should be held steady after the clock event so that the data are reliably sampled. This applies to synchronous input signals to the flip-flop.

上文是维基百科中的解释，这里很清楚的解释了这两个概念，但是不够具体化。也就是说，这里并没有提及这个值到底等于多少。Xilinx 文档UG612 Page65提到了这两个等式

Setup Time = Data Path Delay + Synchronous Element Setup Time - Clock Path Skew

Hold Time = Clock Path Skew + Synchronous Element Hold Time - Data Path Delay

这两个等式告诉我们的是需求值，Setup Time是时钟上升沿之前的数据所需要的（最小）有效时间，Hold Time是时钟上升沿之后的数据所需要的（最小）有效时间。 Synchronous Element Setup Time 和 Synchronous Element Hold Time可以看作是触发器的固有属性。那么，如何理解这两个式子呢？以setup time为例，hold time具有同样的性质。

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