Nexys3学习手记6：ClockingWizard探秘 - FPGA/ASIC技术 -

这一节，我们首先会来了解下Nexys3上的主角儿XC6SLX16（Spartan-6家族）的时钟资源，当然不会照搬ug382.pdf（建议大家去浏览一遍）的内容凑篇幅，但身为“菜鸟”的特权同学也只能够蜻蜓点水般和大家简单说个大概。当然了，最重要的也是咱们这些实干家们最擅长的就是要教会大家如何快速的例化一个可以立即使用的Clocking Wizard IP。

首先我们需要有点理论依托，那么好好读读ug382是个不错的选择。其中提到的几个概念是我们需要区分清楚的，对应文档中的三个章节提到了三组概念，即Clock Resources、Clock Management Technology和Phase-Locked Loops。单从字意上理解，Clock Resources即时钟资源，从广义上来讲，时钟资源不仅包括了文档中重点阐述的器件内部时钟专用的布线资源、IO资源和buffer资源，也包括了后面两章所提到的CMT block（Clock Management TIles）中包含的DCM（Digital Clock Managers）和PLL（Phase-Locked Loops）。一个CMT block包括了两个DCM和一个PLL，通常Spartan-6器件中都有数个CMT block。DCM是基于DLL的时钟管理单元，即用数字方式实现时钟频率的倍频、分频或相移输出，有较大的局限性。早期的Xilinx器件中大都是基于DLL或DCM技术进行时钟管理，而Spartan-6器件则在此基础上引入了PLL（锁相环），基于PLL的模拟时钟管理方式显然要灵活方便许多。PLL的配置使用也很简单，只要在ISE中添加Clocking Wizard的IP核并进行GUI配置，最后例化到工程源码中即可。        

在第一个工程的基础上，我们添加一个Clocking Wizard的IP核。菜单栏上点击ProjectàNew Source…，弹出如图1所示的Wizard中，选择source type为IP(CORE Generator & Architecture Wizard)，File name输入myclocking，然后点击Next。