基于FPGA的时钟设计 - FPGA/ASIC技术 -

对于一个设计项目来说，全局时钟是最简单和最可预测的时钟。在PLD／FPGA设计中最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD／FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。

1 全局时钟
    全局时钟的实例如图1所示。图1中定时波形示出触发器的数据输入D[1．．3]应遵守建立时间和保持时间的约束条件。建立和保持时间的数值在PLD数据手册中给出，也可用软件的定时分析器计算出来。如果在应用中不能满足建立和保持时间的要求，则必须用时钟同步输入信号。

 

2 门控时钟
    在许多应用中，整个设计项目都采用外部的全局时钟是不可能或不实际的。PLD具有乘积项逻辑阵列时钟(即时钟是由逻辑产生的)，允许任意函数单独地钟控各个触发器。然而，当你用阵列时钟时，应仔细地分析时钟函数，以避免毛刺。
    通常用阵列时钟构成门控时钟。门控时钟常常同微处理器接口有关，用地址线去控制写脉冲。然而，每当用组合函数钟控触发器时，通常都存在着门控时钟。如果符合下述条件，门控时钟可以象全局时钟一样可靠地工作，图2所示是一个可靠的门控时钟电路。

    (1)驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。如果采用任何附加逻辑在某些工作状态下，会出现竞争产生的毛刺。
    (2)逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其他输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的约束。
    在设计中可以将门控时钟转换成全局时钟以改善设计项目的可靠性。图3示出如何用全局时钟重新设计图2所示的电路。地址线在控制D触发器的使能输入，许多PLD设计软件，如Max+PlusⅡ软件都提供这种带使能端的D触发器。当ENA为高电平时，D输入端的值被钟控到触发器中：当ENA为低电平时，维持现在的状态。

 

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