VHDL语言的组合电路设计 - HDL语言及源代码 -
实验八、VHDL语言的组合电路设计
一 实验目的
1掌握VHDL语言的基本结构及设计的输入方法。
2掌握VHDL语言的组合电路设计方法。
二 实验设备与仪器
1 计算机
2 MAX+PLUSⅡ工具软件
3 EDA–V型实验箱
4 编程器件：FLEX10K10LC84-4
三 实验内容
设计并实现一个16-4优先编码器
四 实验原理
常用的编码器有：4-2编码器、8-3编码器、16-4编码器，下面我们用一个8-3编码器的设计来介绍编码器的设计方法。
8-3编码器如图8-1所示，其真值表如表8-1。
图8-1 8-3编码器
表8-1 8-3优先编码器真值表
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输入
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输出
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EIN
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0N
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1N
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2N
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3N
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4N
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5N
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6N
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7N
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A2N
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A1N
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A0N
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GSN
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EON
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1
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X
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X
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X
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X
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X
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X
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X
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0
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X
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X
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0
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X
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X
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X
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X
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X
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0
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X
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X
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X
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