VHDL的基本描述语句设计 - HDL语言及源代码 -

来源：网络用户发布，如有版权联系网管删除　2018-08-18　

实验六、VHDL的基本描述语句设计
一实验目的
1掌握VHDL语言的基本结构及设计的输入方法。
2掌握VHDL语言的基本描述语句的使用方法。
二实验设备与仪器
1 计算机
2 MAX+PLUSⅡ工具软件
3 EDA–V型实验箱
4 编程器件：FLEX10K10LC84-4
三实验内容
设计并实现一个4-16译码器
四实验原理
常用的译码器有：2-4译码器、3-8译码器、4-16译码器，下面我们用一个3-8译码器的设计来介绍译码器的设计方法。
3-8译码器如图11-1所示，其真值表请参阅教材。

图6-1 3-8译码器
下面我们用VHDL语言来描述一个3-8译码器。
第一种：
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY decoder3_8 IS
PORT(
  A, B,C,G1,G2A,G2B: IN STD_LOGIC;
  Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END decoder3_8;
ARCHITECTURE fun OF decoder3_8 IS
SIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
indata <= C&B&A;
encoder:
PROCESS (indata, G1, G2A,G2B)
BEGIN
  IF (G1='1' AND G2A='0' AND G2B='0') THEN
   CASE indata IS
    WHEN "000"=>Y<="11111110";
    WHEN "001"=>Y<="11111101";
    WHEN "010"=>Y<="11111011";
    WHEN "011"=>Y<="11110111";
    WHEN "100"=>Y<="11101111";
    WHEN "101"=>Y<="11011111";
    WHEN "110"=>Y<="10111111";
    WHEN "111"=>Y<="01111111";
    WHEN OTHERS =>Y<="XXXXXXXX";
   END CASE;
  ELSE
   Y<="11111111";
  END IF;
END PROCESS encoder;
END fun;
五实验步骤
1 请参考以上程序设计一4-16译码器。
2 将编辑好的4-16译码器进行编译和仿真。
3输入信号接实验箱的拨码开关，输出信号接发光二极管。改变拨码开关的状态，观察实验结果。
4将ByteBlaster电缆的一端与计算机的并行口相连，另一端10针阴头与实验板的插座相连。
5 选择菜单命令OpTIons/Hardware Setup，出现图3-67所示设置编程硬件对话框。在Hardware Type栏的下拉条中选择Byte Blaster；
6 单击Configure按钮，即开始配置器件。若器件或电缆或电源有问题，则会产生错误警告信息。