基于FPGA的错误检测与自动纠正 - FPGA/ASIC技术 -

在一些电磁环境比较恶劣的情况下，一些大规模集成电路常常会受到干扰，导致不能正常工作。特别是像RAM这种利用双稳态进行存储的器件，往往会在强干扰下发生翻转，使原来存储的"0"变为"1"，或者"1"变为"0"，造成的后果往往是很严重的。

在这种情况下，我们可以采用错误检测与纠正EDAC（ErrorDetecTIonAndCorrecTIon）电路来有效地减少或避免这种情况的出现。根据检错、纠错的原理，主要思想是在数据写入时，根据写入的数据生成一定位数的校验码，与相应的数据一起保存起来；当读出时，同时也将校验码读出，进行判决。如果出现一位错误则自动纠正，将正确的数据送出，并同时将改正以后的数据回写覆盖原来错误的数据；如果出现两位错误则产生中断报告，通知CPU进行异常处理。所有这一切动作都是靠硬件设计自动完成的，具有实时性和自动完成的特点。通过这样的EDAC电路，能大大提高系统的抗干扰能力，从而提高系统的可靠性。

当然，有一些现成的集成电路芯片可以完成上述功能，如74系列的74630芯片等。但由于嵌入式系统中，往往由于集成化的需要，要将这样的功能集成到FPGA中去实现，因此采用VHDL语言进行设计具有灵活性和通用性的特点。

1检错与纠错原理

首先来看看检错和纠错的基本原理。进行差错控制的基本思想是在信息码组中以一定规则加入不同方式的冗余码，以便在信息读出的时候依靠多余的监督码或校验码来发现或自动纠正错误。

针对误码发生的特点，即错误发生的随机性和小概率性，它几乎总是随机地影响某个字节中的某一位（bit），因此，如果能够设计自动纠正一位错误，而检测两位错误的编码方式，就可以大大的提高系统的可靠性。

现在我们以16位的CPU数据总线为例，假定信息源的位数为16，要构造一种能够纠正一位错误，检查两位错误的编码方式。根据"纠错定理"，需要设计最小汉明距离≥4的码组。我们可以采用线形分组码，利用线性分组码的概念可以构造六位监督码，它们由如下线性关系产生：
 
其中，d0~d15为16位数据（15为最高位MSB，0为最低位LSB），C0~C5为产生的六位监督码，表示进行异或运算。
在数据读出时，我们只需要考察伴随式S=[S0S1S2S3S4S5]，其中：
 
很容易证明，根据伴随式进行误差诊断，符合表1所列情况。
表1误差诊断码表

当S=[000000]时，数据正确无误；
当S=[001011]时，数据错一位，并且错误发生在d0位，可将d0位的数据取反加以纠正；
当S=[001101]时，数据错一位，并且错误发生在d1位，可将d1位的数据取反加以纠正；
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当S=[110100]时，数据错一位，并且错误发生在d15位，可将d15位的数据取反加以纠正；
当S=[000001]时，数据错一位，并且错误发生在C0位；
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当S=[100000]时，数据错一位，并且错误发生在C5位；
当S为其它情况时，至少发生两位错误。

可以看出，这种编码方式可以满足自动纠正一位错误，而发现两位错误的要求。下面就进一步讨论如何用电路来实现。
 



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