基于FPGA的IPV6数字包的分离与封 - FPGA/ASIC技术 -

　　笔者在参加国家“863”重大专题项目“高速密码芯片及验证平台系统”的过程中，遇到了将IPV6数据包的包头和数据部分拆开，然后在数据部分送密码芯片进行加/解密处理，最后再将处理后的数据部分与包头重新封装为数据包的课题。以往对IP包进行拆装多利用软件实现，但本项目涉及到配合高速密码芯片(处理速度在2Gbit/s以上)工作的问题，显然利用软件实现IP包的拆装在速度上达不到要求。为此，笔者运用FPGA(型号为Xilinx公司的XC2VP20-FF86CGB0345)来实现IPV6数据包的拆装。该FPGA内部逻辑框图如图1所示。

　　其工作流程为：2.5GHz的标准IPV6数据包串行差分信号通过ROCKETIO高速通道后转换为16位125MHz并行信号，再经信号转换模块进一步转换为66位62.5MHz并行信号后进入FIFO1缓存，然后对其输出数据进行判断，若是报头则送入FIFO3缓存，若是数据部分则送入FIFO2缓存，最后将FIFO2数据送往密码芯片进行处理;经密码芯片处理的数据首先放入FIFO4进行缓存，然后控制FIFO3和FIFO4将一个数据包的头和数据写入FIFO5中，重新封装成一个完整的数据包;重新封装的IPV6数据包经过信号转换模块变为16位125MHz的并行信号，并通过ROCKETIO高速通道转换为2.5GHz高速串行差分信号送出。

　　可以看出，经过以上流程，实现了一个数据包的拆分和重新封装。

　

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