ISE 10.1提供其他Tcl命令 -

除了上一节中介绍的Tcl的脚本管理功能之外，通过ISE 10.x工具的Tcl Shell还可以执行几乎所有的综合、布局布线、仿真，以及参数和设计环境设置等操作。以下介绍一些主要命令。

1．工程管理类（project）
该类命令的第1个关键字为“project”°

（1）project new ＜proect＿name＞：创建一个新的工程。

（2）project archive＜archive name＞：归档整理工程设置工程项目。

（3）project clean：清除工程中所创建的设计文件和中间结果。

（4）project close：关闭该工程。

（5）project get ＜property＿name＞：获得工程中的某些信息，例如project get package表示了解工程所使用器件的封装形式。

（6）project open＜project＿／filename＞：打开一个工程文件。

（7）project save＿as ＜project＿filename＞：保护工程文件。

（8）project set ＜property＿name＞＜property＿value＞：用来设置设计的参数和属性值。

2．参数设置类
所有的参数名称需要用引号来定义，需要通过set命令来调用。例如，project set“powarreducation”true。这些参数如下。

（1）“Optimization Goal”｛Speed｜Area}：优化目标，可选择速度或面积优化策略。

（2）“Perform Timing－Driven Packing and Placement”｛True｜False}：时序驱动的布局设置。

（3）“Map Effort Level“｛ Standard Medium｜High}：映射的努力设置。

（4）“Use SmartGuide”｛True｜False}为对当前的设计工程激活或关闭SmartGuide优化策略。

（5）“Pack I/O Registers/Latches into IOBs”｛“For Inputs and Outputs”｜“For Inputs Only”｜
“For Outputs Only”|“Off”｝：是否将寄存器放入IOB中。

（6）“Power Reduction”｛True｜False｝：是否选择功耗优化。

（7）“Place＆Route Effort Level（Overall）”｛ Standt涮｜Medium｜High｝布局布线努力程度设置。

（8）“Generate Post－Place＆Route Static Timing Report＇’｛True｜False｝：是否生成布局布线后的时序报告。

（9）“Generate Post－Place ＆ Route Simulation Model”｛True False｝是否生成布局布线后的仿真模型。

（10）“Combinatorial Logic Optimization”（True｜False｝：是否需要组合逻辑优化策略。

（11）“Global Optimization”｛True|False｝：全局优化控制。

（12）“Retiming”｛True False｝时序再优化策略选择。

（13）“Register Duplication”｛True／ False｝：是否选择寄存器复制。

3．执行和实现命令（process）

这些命令的第一个关键字为process。

process run＜process＿goal＞［－instance＜instance＿name＞］［－force rerun｜rerun all］：例如process run“Implement Design”将完成从综合到时序分析。

4．时序分析类命令（timing＿analysls）

该命令的第一个关键字为timing＿analysis。

（1） timing＿analysis disable＿constraints＜analysis＿name＞ ＜timing＿constraint＿specs＞：禁止使用约束。

（2）timing＿analysis run＜analysis＿name＞：运行时序分析程序。

（3） timing＿analysis set constraint＜analysis＿name＞＜constraint type）（constraint＿details＞：约束设置。

（4）timing＿analysis＿show＿settings＜analysis＿name＞：观察时序分析的参数设置。

5．文件管理（xfile）

用于删除及添加等操作。

（1）xfile add＜file name＞［－copy］［－lib＿vhdl＜library＿name＞］： 添加HDL源文件。

（2）xfile get＜file name＞｛name｜timestamp lib＿vhdl）：获取文件的信息。

（3 ）xfile remove＜file＿name）：从工程中移去一个源文件。



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