输入引脚的建立和保持时间要求 -

首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如IDELAY和DCM等。

图1 包含数据和时钟路径的输入电路的例子

建立时间（Setup）的要求是对FPGA输入引脚的要求，它代表时钟和数据之间在引脚上的关系。“正”的建立时间要求表示数据必须在时钟到达FPGA引脚之前到达FPGA；“负”的建立时间要求表示数据可以在时钟到达FPGA引脚之后到达FPGA。在时钟路径中使用DOM或PLL时这种情况是可能的。

类似地，输入保持时间（Hold）要求也是对FPGA引脚的要求，“正”的保持时间要求表示在时钟到达FPGA引脚之后数据必须仍然在FPGA引脚上保持：“负”的保持时间要求表示在时钟到达FPGA引脚之前数据就可以在FPGA引脚上终止，如图2所示。在数据路径中调整内部延时时这种情况是可能的。

建立和保持时间要求会在时序分析报告的datasheet部分详细列出，如图3所示。

从图中所示的报告中可看出，在当前的实现结果（即布局布线结果）下，输入数据和时钟在FPGA引脚上的时序关系必须满足报告中的要求才能保证内部输入寄存器正确采到数据。这个表格适合用来做系统同步分析，因为PCB板设计者需要知道针对FPGA引脚的建立保持时间。

本文引用地址: http://www.21ic.com/app/eda/201806/769731.htm