ADC时钟输入考虑-模拟电子-

来源：网络用户发布，如有版权联系网管删除　2020-05-05　

为了充分发挥芯片的性能，应利用一个差分信号驱动ADC的采样时钟输入端（CLK+和CLK）。通常，应使用变压器或电容将该信号交流耦合到CLK+引脚和CLK引脚内。这两个引脚有内部偏置，无需其它偏置。

高速、高分辨率ADC对时钟输入信号的质量非常敏感。为使高速ADC实现出色的信噪比(SNR)，必须根据所需的输入频率认真考虑均方根(rms)时钟抖动。 rms时钟抖动可能会限制SNR，哪怕性能最佳的ADC也不例外，输入频率较高时情况会更加严重。在给定的输入频率(fA)下，仅由孔径抖动(tJ)造成的SNR下降计算公式如下：

SNR = 20 × log10 (2 × π × fA × tJ)

公式中，均方根孔径抖动表示所有抖动源（包括时钟输入信号、模拟输入信号和ADC孔径抖动）的均方根。中频欠采样应用对抖动尤其敏感，如下图所示。均方根时钟抖动相同时，若ADC的模拟输入频率提高到三倍，SNR会降低10dB。

图中显示了不同均方根时钟抖动条件下受限于SNR的性能与输入频率的关系。可注意到，随着输入频率提高，为了实现与较低输入频率下相同的SNR限值，需要降低均方根时钟抖动。例如，均方根时钟抖动为200fs时，ADC在250MHz时的SNR性能限值为70dB，但1GHz输入信号要实现相同性能，均方根时钟抖动必须为50fs或更低。