Xilinx FPGA器件的去耦网络设计范例 -

在设计Xilinx FPGA器件去耦网络时，首先需要用ISE 1O的设计工具规划器件的每个输入／输出块(Bank)的SSO(Simultaneously Switching Output，同步转换输出)个数，因为SSO是造成地线反弹和交调干扰的根源，每个Bank的SSO个数不允许超过最多数量的限制。

在大多数FPGA器件的应用环境中，需要重点考虑500 kHz-500 MHz范围内可能出现的干扰信号。为了保证整个去耦网络的阻抗曲线平滑和有效，电容器较为理想的选择是按照10倍的规则，从0.001μF到4.7 μF范围内等间隔的选择。同时容值越小，电容需要的数量越多，通常是以低一挡的电容个数比高一挡多一倍为原则。其电容的数量与器件的电源引脚之间的比例如下。

(1).470μ～1000μF之间：3％。

(2).1.0μ～4.7μF之间：6％。

(3).0.1μ～0.47μF之间： 16％。

(4).0.01μ～0.047μF之间：25％。

(5).0.001μ～0.0001μF之间：50％。

对于每个Bank的参考电源rREF建议放置0.1μF和0.01μF电容各一个。

根据电容器的频率响应特性，建议旁路电容与器件的电源输入引脚之间的距离不要超过以下所给出的参数(以X7R的陶瓷贴片电容为例)。

(1) 0.001μF： ≤0.8 in。

(2) 0.01μF： ≤2.5 in。

(3) 0.1μF： ≤10 in。

例如，一个器件的VCCINT(1.5V)电源引脚共有48个，那么去耦网络的电容器数量分别如下。

＇

(1) 680μF：48×3％＝0.44，需要1个。

(2) 2.2μF：48×6％＝2.88，需要3个。

(3) 0.47μF：48×15％＝7.68，需要8个。

(4) 0.047μf：48×25％＝12，需要12个。

(5) 0.0047μF：48×50％＝24，需要24个。

一些高端的Vitex器件因为内部封装中有电容，所以在对应的用户手册中会给出详细的电容设计指南。其中包括每种电源电容的容值、数量及特性要求等，实际设计时请参考器件的用户手册。

本文引用地址: http://www.21ic.com/app/eda/201806/769718.htm